A&L Prime s.r.o. · stav k 2. 10. 2026 · interní · všechny dokumenty projektu na jednom místě
1. Výrobní projekt (2. 10.)
ČEDIČ – komplexní projekt výroby české AI karty
A&L Prime s.r.o. · 2. 10. 2026 · Rev. B · interní dokument
Jak číst čísla. U každého čísla je štítek:
OVĚŘENO = ze zdroje nebo z našeho měření, odkaz je v textu nebo v přílohách ·
VÝPOČET = spočítáno z ověřených čísel, nikdo to nezměřil ·
NEOVĚŘENO = odhad nebo údaj, který se nepodařilo potvrdit.
Nic bez štítku tu není myšleno jako fakt.
1. Shrnutí na jednu stránku
Co stavíme: vlastní inferenční AI kartu, na které poběží náš jazykový model doladěný na LUMI. Návrh obvodu (RTL) je náš.
Cesta je ve třech krocích:
prototyp na hotové programovatelné desce (FPGA) – teď,
zkušební kousky vlastního čipu na sdílených výrobních bězích – 2027,
vlastní karta s pamětí HBM – až po prokázání a s penězi z dotace nebo od investora.
Co už je hotové a změřené: výpočetní jádro 16×16 a blok převodu výsledků s aktivací. Oba prošly automatickými testy proti referenci v Pythonu (kapitola 3).
Co je potřeba hned koupit: deska AMD Kria KV260 za 7 093,04 Kč s DPH OVĚŘENO v e-shopu Digi-Key CZ 2. 10.. Vývojové prostředí Vivado je pro tuto desku zdarma OVĚŘENO.
Kvantový počítač ani kvantový generátor nejsou potřeba. LUMI slouží jen k tréninku modelu.
Upřímně:
Prototyp na KV260 s NVIDIÍ nesoupeří. U modelu se 3 mld. parametrů je strop asi 12–13 tokenů za sekundu VÝPOČET.
Dokazuje, že návrh funguje a že je náš. To je podklad pro dotaci a investora.
Hotový K26 obsahuje čtyřjádrový ARM. V prototypu proto řízení odvede ten. Vlastní řídicí jádro RISC-V (například od Codasipu, člena ČPC) přijde až do vlastního čipu.
Parametr modulu K26 (datasheet DS987)
Hodnota
Stav
Logické buňky / LUT / flip-flopy
256 200 / 117 120 / 234 240
OVĚŘENO
Násobičky DSP
1 248
OVĚŘENO
Block RAM / UltraRAM
144 bloků (5,1 Mb) / 64 bloků
OVĚŘENO
Paměť DDR4
4 GB, 64 bitů, 2 400 Mb/s, bez ECC
OVĚŘENO
Propustnost paměti
19,2 GB/s (64 bitů × 2 400 Mb/s)
VÝPOČET – datasheet ji neuvádí
Výkon, který lze čekat
Při generování textu se pro každý token musí přečíst všechny váhy modelu. Strop proto určuje propustnost paměti, ne výpočet.
Model (váhy ve 4 bitech)
Velikost vah
Strop na KV260
Stav
1 mld. parametrů
0,5 GB
≈ 38 tok/s
VÝPOČET (bez režie)
3 mld. parametrů
1,5 GB
≈ 12–13 tok/s (19,2 / 1,5 = 12,8)
VÝPOČET (bez režie)
7–8 mld. parametrů (srovnání s cizími projekty)
≈ 4 GB
≈ 4,8–5 tok/s podle publikací jiných
OVĚŘENO že to publikovali (llama-fpga README, Hummingbird arXiv) – námi neměřeno
Cizí měření sedí s naším výpočtem, takže odhad není přehnaný. Příkon desky 5–15 W je NEOVĚŘENO. Změříme ho na stole jako milník M6.
3 testy ze 3 prošly pro N = 4 i N = 16 (náhodná data, krajní hodnoty, jednotková matice)
OVĚŘENO simulací (Icarus + cocotb), server 117 /opt/cedic-r0
Kontrola, že testy něco kontrolují
Do obvodu jsme schválně zanesli chybu. Neprošel pak ani jeden ze 3 testů.
OVĚŘENO
Kontrola kódu (Verilator lint)
0 varování
OVĚŘENO
Převod na hardware Xilinx (Yosys, N = 16)
256 DSP, 12 512 flip-flopů, ~8 200 LUT. Jádro tedy zabere asi 21 % DSP a 5 % flip-flopů modulu K26.
čísla OVĚŘENO, procenta VÝPOČET. Rychlost hodin zatím neznámá – změří až Vivado na desce
Nově 2. 10.: převod výsledku INT32 → INT8 se zaokrouhlením a saturací + aktivace přes tabulku (SiLU)
3 testy ze 3 prošly (40 náhodných převodů, hraniční zaokrouhlení, 20 pokusů SiLU). Test našel skutečnou chybu: záporné hodnoty sahaly mimo tabulku. Je opravená.
OVĚŘENO naším měřením 2. 10. – simulace a lint na 117: /opt/cedic-r0/rtl/requant_act.sv, tb/rq
Zbývá: řadič přenosů z paměti DDR (DMA přes AXI), softmax, normalizace RMSNorm a rotační kódování pozic RoPE. Pak propojení všech bloků do jedné vrstvy modelu (milník M2) a softwarová obsluha na hostiteli.
4. Kusovník a ceny
Položka
Cena
Stav
Poznámka
AMD Kria KV260 Vision Starter Kit
5 862,02 Kč bez DPH / 7 093,04 Kč s DPH
OVĚŘENO Digi-Key CZ
skladem 58 ks. Bez napájecího zdroje (u AMD +25 USD)
Alternativa: Kria KR260
10 770,26 Kč s DPH (Digi-Key) OVĚŘENO; Farnell 11 239,24 Kč z rešerše 1. 10. NEOVĚŘENO 2. 10.
viz cena
stejný modul a paměť, víc rozhraní. Pro prototyp zbytečné.
Napájecí zdroj 12 V k desce
–
NEOVĚŘENO
dokoupit podle specifikace AMD
Vivado (vývojové prostředí)
0 Kč
OVĚŘENO
úroveň BASIC od verze 2026.1. Omezení: ladění jen 1 jádro ILA s max. 5 sondami, telemetrie, obnova jednou ročně.
Simulace a kontrola kódu (Icarus, Verilator, Yosys, cocotb)
0 Kč
OVĚŘENO
běží na našem serveru 117
Trénink modelu
0 Kč (přidělených 5 000 GPU h)
OVĚŘENO
LUMI, projekt EHPC-AIF-2026PG01-1349
Secure element pro ochranu modelu (např. Infineon OPTIGA Trust M)
–
NEOVĚŘENO
z myšlenky „SIM karty“ zbylo tohle. Čip drží klíče a podpis, váhy jsou zašifrované v DDR.
5. Fáze, harmonogram a rozpočet
Fáze
Co
Termín
Peníze
F0 – prototyp na FPGA
Dokončit RTL, nahrát na KV260, změřit propustnost, rychlost hodin, tokeny za sekundu a příkon. Spustit malý model z LUMI. Milníky M3–M6.
start po koupi desky. Doba vývoje RTL je v měsících NEOVĚŘENO
≈ 7,1 tis. Kč + zdroj OVĚŘENO (deska)
F1 – zkušební kousky na Tiny Tapeout
Jedna výpočetní buňka nebo blok převodu jako skutečný křemík. Dlaždice má ~1 000 hradel, celé jádro se nevejde.
přihlášky do 30. 11. 2026 (SKY130) / 7. 12. 2026 (GF180), čipy očekávány ~12. 5. 2027, odeslání ~9. 6. 2027 OVĚŘENO (termín podle TT, může se posunout)
70 € za dlaždici na SKY130 OVĚŘENO. Cena desky a dlaždice na GF180 NEOVĚŘENO
F1b – zkouška rekuperace energie („české perpetuum“)
Analogový rezonátor + malý adiabatický obvod. Měří se, kolik energie se vrátí.
stejné běhy jako F1
analogový projekt min. 140 € + 40 € za každý z prvních 2 pinů, 100 € za každý další OVĚŘENO (sky130A)
F2 – vlastní čip na IHP SG13G2 (130 nm)
Celé jádro 16×16 + převod + řízení. Dodávají ~40 nařezaných čipů.
7 300 €/mm² (pro firmu pravděpodobně tento tarif, potvrdit u IHP NEOVĚŘENO). Otevřený běh 2 800 €/mm², ale návrh se musí zveřejnit pod Apache 2.0. Minimální plocha je 0,8, nebo 10 mm² podle běhu – ověřit. Příklad: 10 mm² × 7 300 € = 73 000 € VÝPOČET. Pouzdro 83–229 €/ks + 485 € OVĚŘENO
F3 – produkční karta
Velký čip s pamětí HBM, chladič s mikrokanály (Teslův ventil), vícefázové napájení, secure element.
po F2 a jen s financováním
v řádu milionů € NEOVĚŘENO – nejde vyčíslit bez nabídky výrobce
Mezikrok, pokud KV260 nestačí: hotová karta s pamětí HBM.
Na stejném RTL by tam model běžel řádově rychleji. Kupovat až po změření na KV260.
6. Partneři v ČR
Kdo
K čemu
Kontakt
České polovodičové centrum (VUT, ČVUT, onsemi, Codasip, JIC…)
První kontakt. Radí s evropskou návrhovou platformou, cestou k výrobě a financováním. Vlastní výrobu nemá. OVĚŘENO
info@czechsemiconductorcentre.cz
FEL ČVUT – katedra mikroelektroniky
Zakázkový návrh čipů, vhodné pro analogový rezonátor (F1b). Má „Nabídku pro podniky“. OVĚŘENO
micro.fel.cvut.cz
CEITEC Nano (VUT Brno)
Připojení drátků a pouzdření malého počtu čipů, měření. Ceník veřejně není. OVĚŘENO
nano@ceitec.vutbr.cz
EuroCDP / Europractice
Zprostředkování výroby. Europractice je hlavně pro školy, firmy posílá na EuroCDP. Ceny EuroCDP nejsou veřejné. OVĚŘENO
eurocdp.eu/contact
7. Dotace a peníze
Program
Uzávěrka
Hodí se?
Chips JU – AI chip demonstrators (rozpočet 10 mil. €, ~1 mil. € na projekt)
27. 10. 2026OVĚŘENO
Přímo na téma, ale chce předváděcí čip a nejspíš konsorcium. Zda můžeme žádat sami a jaké je české spolufinancování NEOVĚŘENO. Rozhodnout do týdne.
EIC Accelerator
4. 11. 2026 OVĚŘENO
Ano, jako firma. Prototyp z F0 je dobrý podklad.
MPO STEP (300 mil. Kč)
–
Ne. Vyžaduje předchozí účast v IPCEI. OVĚŘENO
OP TAK, TAČR (Trend, Sigma)
–
Aktuálně otevřené výzvy NEOVĚŘENO. Ověřit na optak.gov.cz a tacr.gov.cz.
8. Co jsme převzali ze SIM karty a od Tesly
Myšlenka
Co z ní v kartě bude
Kdy
Obyčejná SIM karta
Roj SIM čipů počítat nebude. Použije se secure element – kořen důvěry, podpis a šifrování modelu.
F0 (volitelně), F3
Tesla – rezonance LC (US 454 622)
Adiabatický rezonátor, který vrací energii přepínání. Vaire na svém zkušebním čipu (22 nm) naměřil návrat 1,77 OVĚŘENO. Pro AI zatím nic komerčního nedokládá.
F1b
Tesla – ventil bez pohyblivých částí (US 1 329 559)
Mikrokanály chladiče nad diamantovým rozváděčem tepla
F3
Tesla – vícefázový proud
Vícefázové napájení čipu 48 V → ~0,8 V
F3
Tesla – teleautomat (US 613 809)
Karta přijme příkazy jen od podepsaného hostitele
F0 (software), F3
9. Rizika
Riziko
Dopad
Co s tím
Dodací lhůta desky. Digi-Key uvádí 26 týdnů, ale skladem má 58 ks.
zdržení F0
objednat ze skladu hned
Vývoj RTL trvá měsíce a dělá ho fakticky AI + jeden člověk
posun milníků
úzký cíl: na kartě jen násobení matic, zbytek na hostiteli. Každý blok s testy jako dnes.
Paměť 4 GB a 19,2 GB/s
jen malý model, pomalé generování
model 1–3 mld. parametrů, pak Alveo s HBM
4bitové váhy zhorší češtinu
horší odpovědi
měřit na naší sadě Skutek, případně 8 bitů
Otevřený běh IHP = zveřejnění návrhu
ztráta know-how
zveřejnit jen zkušební bloky, jádro na placeném běhu
Stanice padá na chybu paměti (1. 10. MEMORY_MANAGEMENT – hlídač zdraví stanice)
ztráta práce
vývoj běží na serveru 117. Stanici otestovat MemTest86.
Peníze firmy
F2 a F3 nejdou bez financování
F0 stojí ~7 tis. Kč, F1 stovky €. Na F2+ dotace (Chips JU, EIC).
10. Co je potřeba od vás
Objednat KV260 + napájecí zdroj (Digi-Key CZ, 7 093,04 Kč s DPH). Platbu dělá jen uživatel.
Rozhodnout o Chips JU do týdne (uzávěrka 27. 10.). Připravím podklady, podání je na vás.
Schválit e-mail Českému polovodičovému centru. Připravím text, odešlu jen na „pošli“.
Rozhodnout, zda zkušební bloky smí být otevřené (Apache 2.0) kvůli levnějšímu běhu.
Přílohy a zdroje
Plán F0–F3 s prameny: Downloads\CESKA_AI_KARTA_rozbor_a_plan_2026-10-01.html
Specifikace: CEDIC-R0_cast1_specifikace_2026-10-01.md · RTL a simulace: CEDIC-R0_cast2_RTL_simulace_2026-10-01.md, kód CEDIC-R0_cast2_kod_2026-10-01.tgz
Generování textu je omezené propustností paměti: na každý token se musí přečíst všechny váhy.
Parametr
Hodnota
Propustnost DDR4 (typická levná FPGA deska)
≈ 19 GB/s (teoretické maximum, ověřím u konkrétní desky)
Velikost vah (3 mld. × 4 bity)
≈ 1,5 GB
Strop generování
19 / 1,5 ≈ 12 tokenů/s (reálně 5–9)
Pro 1 mld. parametrů (0,5 GB)
strop ≈ 38 tok/s
Výpočet systolického pole 16×16 @ 250 MHz
256 MAC × 250 M = 64 GMAC/s, na tuto paměť dostatečné
Příkon desky
≈ 5–15 W
Závěr: model s 1–3 mld. parametrů poběží rychlostí čitelného textu při příkonu žárovky. To je prodejné demo („česká AI na 10 W“).
5. Kde je „perpetuum“ (rekuperace energie)
Na FPGA nejde. Adiabatická logika potřebuje vlastní tranzistory a rezonátor, FPGA je hotový čip.
Proto má Část 4 samostatný testovací čip (Tiny Tapeout / IHP 130 nm): rezonátor a malý adiabatický posuvný registr, na kterém změříme zpětný zisk energie.
Na úrovni systému: teplo z prototypu je zanedbatelné, rekuperace tepla začíná až v datacentru (krok D).
6. Nástroje (vše zdarma, běží na našich serverech)
Účel
Nástroj
Psaní hardwaru
SystemVerilog / Chisel
Simulace
Verilator + cocotb (testy v Pythonu)
Reference
stejný model v PyTorch/llama.cpp na GPU 170 – porovnání výstupů
Syntéza pro ASIC (Část 4)
Yosys + OpenROAD + PDK IHP SG13G2
Syntéza pro FPGA
Vivado (bezplatná edice pro menší čipy) nebo otevřený řetězec
Kvantový počítač ani kvantový generátor nejsou potřeba. LUMI slouží jen na trénink modelu (v rámci schváleného projektu).
7. Milníky
M
Výsledek
Závisí na
M1
Systolické pole projde simulací proti referenci v Pythonu
Část 2
M2
Jedna vrstva transformeru správně v simulaci
Část 2
M3
Návrh běží na FPGA desce, násobení matic sedí s GPU
Část 3 (koupě desky)
M4
Celý model 1 mld. param. generuje česky na desce
M3 + model z LUMI
M5
Testovací adiabatický čip odeslán do výroby
Část 4
M6
Měřicí protokol: tokeny/s/W vs. RTX PRO 6000
M4
8. Rizika
Riziko
Dopad
Opatření
Málo paměti na levné desce
jen malý model
začít s 1 mld., pak dražší deska s více DDR/HBM
INT4 zhorší češtinu
horší odpovědi
měřit na naší sadě otázek (Skutek), případně INT8
Čas vývoje RTL
měsíce
začít úzce: jen násobení matic na kartě, zbytek na hostiteli
Využití LUMI mimo schválený účel
porušení podmínek
na LUMI jen trénink modelu, čip simulovat na našich serverech
Hodnoty propustnosti a příkonu jsou odhady, ověří se v Části 3 (konkrétní deska) a měřením v M3–M6.
4. Návrh obvodu, simulace a zdrojový kód
ČEDIČ-R0 – Část 2: Násobička matic (RTL) a simulace
A&L Prime s.r.o. · 1. 10. 2026 · interní
Výsledek
Kontrola
Výsledek
Simulace pole 4×4 (Icarus Verilog 12 + cocotb 2.1)
3/3 testy PASS
Simulace pole 16×16 (cílová velikost prototypu)
3/3 testy PASS
Test, že testy umí chybu odhalit (záměrně zanesená chyba ve zpoždění vah)
3/3 FAIL = testy fungují
Kontrola kódu Verilator --lint-only -Wall
0 varování
Syntéza pro AMD/Xilinx UltraScale+ (Yosys 0.33), N = 16
Testy porovnávají každý výsledek bit po bitu s výpočtem v NumPy:
- 5 náhodných dlaždic s různou délkou K (1–96), včetně opakovaného nulování mezi dlaždicemi,
- krajní hodnoty (−128 × −8 a −128 × 7, K = 256 → |C| = 229 376 bez přetečení),
- násobení jednotkovou maticí (kontrola zapojení řádků a sloupců).
Aktivace teče zleva doprava, váhy shora dolů, každá buňka drží svůj výsledek (tzv. output-stationary).
Zešikmení vstupů dělá hardware sám (zpožďovací linky), takže hostitel jen posílá sloupce A a řádky B.
Latence dlaždice: K + 2N − 2 taktů. Při 250 MHz a N = 16 je to 64 mld. násobení a sčítání za sekundu (teoretický strop jádra).
Vejde se to do FPGA?
256 DSP bloků odpovídá 256 násobičkám, jedna na každou buňku. Modul AMD Kria K26 (deska KV260, 7 093 Kč s DPH podle rešerše Části 3) má podle mých znalostí 1 248 DSP bloků (neověřeno z datasheetu), tedy zhruba 20 % kapacity. Zbytek zůstane na paměťové buffery, DMA a řídicí jádro. Přesné údaje desky a cenu ověří Část 3.
Syntéza z Yosysu je odhad zdrojů, ne časování. Zda návrh projde na 250 MHz, ukáže až syntéza ve Vivadu s konkrétním čipem (Část 3 a 4).
Kde to je
Na serveru: 117:/opt/cedic-r0/ (rtl/, tb/, synth_n16.txt, venv s cocotb)
// CEDIC-R0 - vypocetni bunka (Processing Element) systolickeho pole
// Nasobi aktivaci INT8 vahou INT4 a pricita do 32bitoveho akumulatoru.
// Aktivace tece doprava, vaha dolu - bunka je preda sousedovi o takt pozdeji.
module pe #(
parameter int AW = 8, // sirka aktivace (signed)
parameter int BW = 4, // sirka vahy (signed)
parameter int CW = 32 // sirka akumulatoru
)(
input logic clk,
input logic rst, // synchronni reset
input logic clear, // vynulovani pred novou dlazdici
input logic en, // takt platnych dat
input logic signed [AW-1:0] a_in,
input logic signed [BW-1:0] b_in,
output logic signed [AW-1:0] a_out,
output logic signed [BW-1:0] b_out,
output logic signed [CW-1:0] acc
);
logic signed [AW+BW-1:0] prod;
assign prod = a_in * b_in;
always_ff @(posedge clk) begin
if (rst || clear) begin
acc <= '0;
a_out <= '0;
b_out <= '0;
end else if (en) begin
acc <= acc + CW'(prod);
a_out <= a_in;
b_out <= b_in;
end
end
endmodule
rtl/matmul_core.sv – systolické pole N×N
// CEDIC-R0 - jadro nasobeni matic C = A x B (output-stationary systolicke pole N x N)
// A: N x K aktivace INT8, B: K x N vahy INT4, C: N x N akumulace INT32
// V taktu k (0..K-1) se privede sloupec A[:,k] na a_col a radek B[k,:] na b_row (en=1).
// Zesikmeni (skew) delaji interni zpozdovaci linky. Po K + 2N - 2 taktech s en=1
// (dodatecne takty s nulami) je vysledek platny na c_flat.
module matmul_core #(
parameter int N = 16,
parameter int AW = 8,
parameter int BW = 4,
parameter int CW = 32
)(
input logic clk,
input logic rst,
input logic clear,
input logic en,
input logic [N*AW-1:0] a_col, // a_col[i] = A[i][k]
input logic [N*BW-1:0] b_row, // b_row[j] = B[k][j]
output logic [N*N*CW-1:0] c_flat // c_flat[i*N+j] = C[i][j]
);
// zpozdovaci linky: radek i zpozdit o i taktu, sloupec j o j taktu
logic [AW-1:0] a_dl [N][N]; // a_dl[i][t]
logic [BW-1:0] b_dl [N][N];
always_ff @(posedge clk) begin
if (rst || clear) begin
for (int i = 0; i < N; i++)
for (int t = 0; t < N; t++) begin
a_dl[i][t] <= '0;
b_dl[i][t] <= '0;
end
end else if (en) begin
for (int i = 0; i < N; i++) begin
a_dl[i][0] <= a_col[i*AW +: AW];
b_dl[i][0] <= b_row[i*BW +: BW];
for (int t = 1; t < N; t++) begin
a_dl[i][t] <= a_dl[i][t-1];
b_dl[i][t] <= b_dl[i][t-1];
end
end
end
end
logic signed [AW-1:0] a_w [N][N+1]; // vodorovne vodice
logic signed [BW-1:0] b_w [N+1][N]; // svisle vodice
logic signed [CW-1:0] acc [N][N];
genvar i, j;
generate
for (i = 0; i < N; i++) begin : g_in
if (i == 0) begin : g0
assign a_w[0][0] = a_col[AW-1:0];
assign b_w[0][0] = b_row[BW-1:0];
end else begin : gd
assign a_w[i][0] = a_dl[i][i-1];
assign b_w[0][i] = b_dl[i][i-1];
end
end
for (i = 0; i < N; i++) begin : g_r
for (j = 0; j < N; j++) begin : g_c
pe #(.AW(AW), .BW(BW), .CW(CW)) u_pe (
.clk(clk), .rst(rst), .clear(clear), .en(en),
.a_in(a_w[i][j]), .b_in(b_w[i][j]),
.a_out(a_w[i][j+1]), .b_out(b_w[i+1][j]),
.acc(acc[i][j])
);
assign c_flat[(i*N+j)*CW +: CW] = acc[i][j];
end
end
endgenerate
endmodule
// CEDIC-R0 - prevod akumulatoru INT32 zpet na INT8 + volitelna aktivace pres tabulku
// y8 = clamp( round( (acc * M) / 2^S ), -128, 127 ) (requantizace, styl TFLite)
// pri act_en = 1: out = LUT[y8] (napr. SiLU, GELU; tabulku nahraje hostitel)
// L pruhu zpracovava paralelne, 2 takty latence.
module requant_act #(
parameter int L = 16, // pocet pruhu (= N systolickeho pole)
parameter int CW = 32,
parameter int MW = 16 // sirka nasobitele M (signed)
)(
input logic clk,
input logic rst,
input logic in_valid,
input logic [L*CW-1:0] acc_in, // L akumulatoru INT32
input logic signed [MW-1:0] mult, // M
input logic [5:0] shift, // S (1..62)
input logic act_en,
// zapis do tabulky aktivace (256 x INT8, adresa = INT8 vstup jako unsigned)
input logic lut_we,
input logic [7:0] lut_addr,
input logic [7:0] lut_data,
output logic out_valid,
output logic [L*8-1:0] out8
);
logic [7:0] lut [256];
always_ff @(posedge clk) if (lut_we) lut[lut_addr] <= lut_data;
// takt 1: soucin a zaokrouhleni
logic signed [7:0] q8 [L];
logic v1;
logic act1;
always_ff @(posedge clk) begin
if (rst) begin
v1 <= 1'b0;
act1 <= 1'b0;
end else begin
v1 <= in_valid;
act1 <= act_en;
for (int i = 0; i < L; i++) begin
logic signed [CW+MW-1:0] p;
logic signed [CW+MW-1:0] r;
p = $signed(acc_in[i*CW +: CW]) * mult;
// zaokrouhleni na nejblizsi (half away from zero)
if (p >= 0) r = (p + (({{(CW+MW-1){1'b0}},1'b1}) <<< (shift-1))) >>> shift;
else r = -((-p + (({{(CW+MW-1){1'b0}},1'b1}) <<< (shift-1))) >>> shift);
if (r > 127) q8[i] <= 8'sd127;
else if (r < -128) q8[i] <= -8'sd128;
else q8[i] <= r[7:0];
end
end
end
// takt 2: aktivace pres tabulku
always_ff @(posedge clk) begin
if (rst) out_valid <= 1'b0;
else begin
out_valid <= v1;
for (int i = 0; i < L; i++)
out8[i*8 +: 8] <= act1 ? lut[$unsigned(q8[i])] : q8[i];
end
end
endmodule
tb/test_matmul.py – testy pole (cocotb)
"""CEDIC-R0 - overeni jadra nasobeni matic proti referenci v NumPy."""
import os
import numpy as np
import cocotb
from cocotb.clock import Clock
from cocotb.triggers import RisingEdge, ReadOnly
N = int(os.environ.get("N", "4"))
AW, BW, CW = 8, 4, 32
def pack(vals, width):
word = 0
for idx, v in enumerate(vals):
word |= (int(v) & ((1 << width) - 1)) << (idx * width)
return word
def unpack_signed(word, width, count):
out = []
for idx in range(count):
v = (word >> (idx * width)) & ((1 << width) - 1)
if v >> (width - 1):
v -= 1 << width
out.append(v)
return out
async def run_matmul(dut, A, B):
K = A.shape[1]
dut.clear.value = 1
dut.en.value = 0
await RisingEdge(dut.clk)
dut.clear.value = 0
for k in range(K + 2 * N - 2):
if k < K:
dut.a_col.value = pack(A[:, k], AW)
dut.b_row.value = pack(B[k, :], BW)
else:
dut.a_col.value = 0
dut.b_row.value = 0
dut.en.value = 1
await RisingEdge(dut.clk)
dut.en.value = 0
await ReadOnly()
flat = int(dut.c_flat.value)
await RisingEdge(dut.clk)
return np.array(unpack_signed(flat, CW, N * N), dtype=np.int64).reshape(N, N)
async def setup(dut):
cocotb.start_soon(Clock(dut.clk, 4, unit="ns").start()) # 250 MHz
dut.rst.value = 1
dut.clear.value = 0
dut.en.value = 0
dut.a_col.value = 0
dut.b_row.value = 0
for _ in range(3):
await RisingEdge(dut.clk)
dut.rst.value = 0
await RisingEdge(dut.clk)
@cocotb.test()
async def test_random(dut):
"""Nahodne matice, nekolik dlazdic za sebou (overi i nulovani)."""
await setup(dut)
rng = np.random.default_rng(2026)
for trial in range(5):
K = int(rng.integers(1, 97))
A = rng.integers(-128, 128, size=(N, K), dtype=np.int64)
B = rng.integers(-8, 8, size=(K, N), dtype=np.int64)
got = await run_matmul(dut, A, B)
exp = A @ B
assert np.array_equal(got, exp), f"pokus {trial}, K={K}: rozdil\n{got - exp}"
dut._log.info(f"OK pokus {trial}: N={N} K={K}")
@cocotb.test()
async def test_extremes(dut):
"""Krajni hodnoty: -128 x -8 a -128 x 7."""
await setup(dut)
K = 256
A = np.full((N, K), -128, dtype=np.int64)
B = np.full((K, N), -8, dtype=np.int64)
got = await run_matmul(dut, A, B)
assert np.array_equal(got, A @ B), "krajni hodnoty -128x-8 selhaly"
B = np.full((K, N), 7, dtype=np.int64)
got = await run_matmul(dut, A, B)
assert np.array_equal(got, A @ B), "krajni hodnoty -128x7 selhaly"
dut._log.info(f"OK krajni hodnoty, max |C| = {int(np.abs(A @ B).max())}")
@cocotb.test()
async def test_identity(dut):
"""A x jednotkova matice = A - citelna kontrola zapojeni."""
await setup(dut)
rng = np.random.default_rng(7)
A = rng.integers(-128, 128, size=(N, N), dtype=np.int64)
B = np.eye(N, dtype=np.int64)
got = await run_matmul(dut, A, B)
assert np.array_equal(got, A), "A x I != A"
dut._log.info("OK A x I = A")
tb/test_requant.py – testy převodu a SiLU (cocotb)
"""CEDIC-R0 - overeni requantizace INT32->INT8 a aktivace SiLU proti referenci v NumPy."""
import numpy as np
import cocotb
from cocotb.clock import Clock
from cocotb.triggers import RisingEdge, ReadOnly
L, CW = 16, 32
def pack(vals, width):
w = 0
for i, v in enumerate(vals):
w |= (int(v) & ((1 << width) - 1)) << (i * width)
return w
def unpack8(word):
out = []
for i in range(L):
v = (word >> (i * 8)) & 0xFF
out.append(v - 256 if v >= 128 else v)
return np.array(out)
def ref_requant(acc, m, s):
p = acc.astype(np.int64) * m
half = 1 << (s - 1)
r = np.where(p >= 0, (p + half) >> s, -((-p + half) >> s))
return np.clip(r, -128, 127)
def silu_lut(scale_in=0.05, scale_out=0.05):
t = []
for a in range(256):
x = (a - 256 if a >= 128 else a) * scale_in
y = x / (1.0 + np.exp(-x))
t.append(int(np.clip(np.round(y / scale_out), -128, 127)))
return t
async def setup(dut):
cocotb.start_soon(Clock(dut.clk, 4, unit="ns").start())
dut.rst.value = 1
dut.in_valid.value = 0
dut.act_en.value = 0
dut.lut_we.value = 0
dut.acc_in.value = 0
dut.mult.value = 1
dut.shift.value = 1
for _ in range(3):
await RisingEdge(dut.clk)
dut.rst.value = 0
async def run(dut, acc, m, s, act):
dut.acc_in.value = pack(acc, CW)
dut.mult.value = m & 0xFFFF
dut.shift.value = s
dut.act_en.value = int(act)
dut.in_valid.value = 1
await RisingEdge(dut.clk)
dut.in_valid.value = 0
await RisingEdge(dut.clk)
await ReadOnly()
got = unpack8(int(dut.out8.value))
assert int(dut.out_valid.value) == 1
await RisingEdge(dut.clk)
return got
@cocotb.test()
async def test_requant_random(dut):
"""Nahodne akumulatory a meritka, vcetne saturace."""
await setup(dut)
rng = np.random.default_rng(11)
for trial in range(40):
acc = rng.integers(-2_000_000, 2_000_000, size=L)
m = int(rng.integers(1, 32767))
s = int(rng.integers(8, 30))
got = await run(dut, acc, m, s, False)
exp = ref_requant(acc, m, s)
assert np.array_equal(got, exp), f"pokus {trial}: m={m} s={s}\n{got}\n{exp}"
dut._log.info("OK 40 nahodnych requantizaci")
@cocotb.test()
async def test_requant_edges(dut):
"""Hranice zaokrouhleni (.5) kladne i zaporne a saturace."""
await setup(dut)
acc = np.array(
[1, -1, 3, -3, 5, -5, 255, -255, 256, -256, 10**9, -(10**9), 0, 127, -128, 129]
)
for m, s in [(1, 1), (1, 2), (3, 3), (32767, 20)]:
got = await run(dut, acc, m, s, False)
exp = ref_requant(acc, m, s)
assert np.array_equal(got, exp), f"m={m} s={s}\n{got}\n{exp}"
dut._log.info("OK hranice zaokrouhleni a saturace")
@cocotb.test()
async def test_silu_lut(dut):
"""Aktivace SiLU pres tabulku nahranou hostitelem."""
await setup(dut)
lut = silu_lut()
for a, v in enumerate(lut):
dut.lut_we.value = 1
dut.lut_addr.value = a
dut.lut_data.value = v & 0xFF
await RisingEdge(dut.clk)
dut.lut_we.value = 0
rng = np.random.default_rng(5)
for trial in range(20):
acc = rng.integers(-300_000, 300_000, size=L)
m, s = 1000, 18
got = await run(dut, acc, m, s, True)
q = ref_requant(acc, m, s)
exp = np.array([lut[int(x) & 0xFF] for x in q])
assert np.array_equal(got, exp), f"pokus {trial}\n{got}\n{exp}"
dut._log.info("OK SiLU pres tabulku, 20 pokusu")
5. Rešerše: SIM karta, české ústavy, ceny (1. 10.)
ČEDIČ-R0 — rešerše: SIM/smart-card přístup, české ústavy, ceny (stav k 1. 10. 2026)
Zpracováno pro A&L Prime s.r.o. (CzechAI). Jen čtení veřejných zdrojů, nikdo nebyl kontaktován.
Pravidla: u každého tvrzení je zdroj (URL). nenalezeno = nenašel jsem to. ODHAD/VYPOČTENO = není ze zdroje, je to můj výpočet nebo úvaha a je to tak označeno.
Metoda: WebSearch + WebFetch, jeden průchod. Nic nebylo ověřeno telefonicky ani e-mailem, ceny z vyhledávačů nejsou nabídky.
1. Shrnutí (10 bodů)
SIM/UICC čip je malý bezpečnostní mikrokontrolér (ARM SecurCore SC000/SC300, stovky kB flash, jednotky až desítky kB RAM, u Infineonu 40 nm, až 100 MHz). Na inferenci modelu s miliardou parametrů se nehodí — k tomu není ani paměť, ani šířka pásma.
„Roj SIM čipů místo GPU" poctivě nevychází (viz A.3): jen uložit váhy 1–3 mld. parametrů v INT4 by chtělo stovky až tisíce čipů a výkon by byl o řády pod jednou GPU (ODHAD).
Použitelná část SIM světa je jiná: (a) levné balení holého čipu do modulu (wire bonding na pásku/PCB) a (b) secure element pro identitu karty a ochranu klíčů/vah (Infineon OPTIGA Trust M + Thistle je existující produkt).
Výrobu kontaktních čipových modulů v ČR jsem nenašel. České firmy ve výsledcích (BlackCard, Perfect Cards, Bonitex…) jsou výrobci/personalizátoři plastových karet, ne výrobci modulů. Velký evropský výrobce modulů je Linxens (Francie).
Jediné zdokumentované wire-bondovací pracoviště pro externí uživatele v ČR: CEITEC Nano (VUT Brno) — laboratorní termosonický bonder TPT HB 16, slouží akademickým i komerčním uživatelům. Je to ruční prototypová kapacita, ne sériová linka.
Pro balení prototypu z MPW je nejjistější cesta přes Europractice (QFN/keramika, 83–229 € za kus u plastu + 485 € za bonding diagram, min. 10 ks) — musí jít přes stejného partnera, který zajišťoval fabrikaci.
IHP SG13G2 MPW: 7 300 €/mm² podle IHP (Europractice uvádí v jednom výstupu 5 355/4 410, v druhém 7 300/6 205 — rozpor, viz C). Nejbližší termíny: tape-in 7. 12. 2026 (dodání 28. 6. 2027), 31. 5. 2027, 30. 8. 2027.
Tiny Tapeout: 70 € za dlaždici (IHP, 1×1 ≈ 167×108 µm); pro 16×16 systolické pole to je jen zkouška podbloku, ne celý návrh. Aktuálně otevřené shuttly jsou SKY26d a GF26c, ne IHP; TTIHP26a se uzavřel 23. 3. 2026 (čipy únor 2027).
FPGA prototyp: Kria KV260 ≈ 7 093 Kč s DPH (Digi-Key.cz), KR260 ≈ 11 239 Kč s DPH (Farnell CZ). Oba mají 4 GB DDR4 64 bit 2400 Mb/s → 19,2 GB/s (VYPOČTENO), 117 120 LUT, 1 248 DSP. Šířka paměti je strop pro LLM decode: ~2 mld. parametrů INT4 ≈ max. ~19 tok/s teoreticky (VYPOČTENO, bez režie).
Kvantový počítač VLQ (Ostrava, 24 supravodivých qubitů, IQM) existuje a je přístupný firmám přes výzvy IT4I / EuroHPC. Pro návrh a výrobu ČEDIČ-R0 není potřeba (EDA, simulace a tape-out jsou klasické úlohy) — to je můj závěr, zdroj to výslovně netvrdí.
A. „Obyčejná SIM karta"
A.1 Jak je SIM/UICC čip postaven
Parametr
Zjištěno
Zdroj
CPU
ARM SecurCore SC000 (32 bit, základ Cortex-M0) a SC300 (základ Cortex-M3) — nejrozšířenější 32bit jádra pro smart karty
https://www.globalsecuritymag.com/Infineon-Technologies-AG,20210219,108470.html (a product brief https://www.infineon.com/dgdl/Infineon-40nm_SLC36PDx-SLC37PDx-ProductBrief-v02_00-EN.pdf?fileId=5546d462728019a1017283ec8b2c5c6c)
Rozměr čipu (die)
nenalezeno
—
Rozměr modulu SIM
Compact UICC (4FF): 12,3×8,8×0,7 mm (u zdroje uvedeno 11,90×8,80 max. 0,70 mm)
nenalezeno spolehlivě. Jen maloobchodní/velkoobchodní inzerce (Alibaba): hotová SIM karta ~0,15–0,45 USD, holé SIM IC od ~0,16 USD při 1000+ ks. Není to cena od výrobce a nemá smysl ji brát jako kalkulaci.
Princip modulu: čip se přilepí na nosič (lead frame nebo pásek s měděnou fólií), kontaktní plošky jsou stanoveny ISO 7816 (8 plošek C1–C8), propojení čip→plošky se dělá zlatými/měděnými bondovacími drátky, nahoře epoxidová zálivka (nebo UV zapouzdření). Zdroje: https://image-ppubs.uspto.gov/dirsearch-public/print/downloadPdf/6191951 , https://patents.google.com/patent/CN201820257U/en
Alternativa flip-chip: hustší a stabilnější propojení než wire bond (patentový text, viz výše).
Výrobci čipů: Infineon (SLC36/37 – zdroje výše), ST (ST32H480), NXP (uveden v NXP LPC/FTF materiálu: https://community.nxp.com/pwmxy87654/attachments/pwmxy87654/ftf2016/27/1/FTF-INS-N2085%20Simulity%20Labs%20Bigger%20isnt%20Always%20Better%20-%20Saving%20Space%20in%20your%20Reference%20Design%20with%20eSIM.pdf). Thales/Gemalto, IDEMIA a G+D jsem zde nedohledal jako výrobce čipů (jsou to hlavně výrobci karet a OS) — nezjištěno.
Moduly: Linxens — packaging modulů (wire bonding, die attach, flip-chip, molding), 3 000+ lidí, sedm výrobních míst; Mantes-la-Jolie (Francie) a Šanghaj. https://www.linxens.com/en/core-competencies/module-packaging
ČR: výsledky hledání dávají jen výrobu/personalizaci karet: BlackCard https://www.blackcard.cz/ , Perfect Cards (Opava) https://www.perfectcards.cz/nase-nabidka/hlavni-typy/cipove-karty/ , Bonitex https://www.bonitex.cz/ , MONET+ https://monetplus.cz/platby/vyroba-a-personalizace-cipovych-karet/. Výrobce nebo balírnu holých čipů do smart-card modulů v ČR/okolí jsem nenašel. Obecné české články o COB (dps-az.cz: https://dps-az.cz/vyroba/id:51091/cob-i-prima-montaz-polovodicovych-cipu-na-substrat) potvrzují, že technologie je známá, nenaznačují konkrétní firmu. Onsemi v Rožnově je fab na výrobu waferů (https://valassky.denik.cz/zpravy_region/roznov-pod-radhostem-onsemi-elektronika-polovodice-cipy-zamestnanost.html); zda nabízí zakázkové balení cizích čipů — nezjištěno, pravděpodobně ne.
A.3 Hodnocení způsobů využití „SIM přístupu"
#
Nápad
Reálnost
Zdůvodnění
a
Levné balení našeho testovacího čipu do modulu typu SIM (chip-on-module, wire bonding)
Střední až dobrá pro malý počet kusů, špatná pro cenovou úsporu.
Technologicky běžné (zdroje A.2). Pro prototypy: CEITEC Nano má termosonický bonder (Au 17–75 µm, AlSi1, čip do 100×150 mm, ohřev do 250 °C; https://nano.ceitec.cz/wire-bonder-tpt-hb-16-wire-bonder/). Podmínky: IHP dodává ~40 nařezaných čipů (https://www.ihp-microelectronics.com/services/research-and-prototyping-service/mpw-prototyping-service/schedule-price-list) a Europractice QFN je 83–229 €/ks + 485 € za bonding diagram (https://europractice-ic.com/services/packaging/asic-packaging/). Pro 10–40 čipů je „drahé pouzdro" zanedbatelné proti ceně MPW — úspora z SIM modulu by byla v řádu tisíců Kč. Navíc SIM modul má jen 6–8 kontaktů; ČEDIČ-R0 potřebuje DDR rozhraní, tedy desku, ne modul. Smysl má jen pro řídicí/bezpečnostní část. Cena „SIM-like" balení v ČR: nenalezeno.
b
Secure element (identita karty, šifrování, ochrana vah)
Dobrá — nejrealističtější část.
Existující produkt: Infineon OPTIGA Trust M + Thistle „Secure Edge AI" — klíč AES-256 uvnitř SE, dešifrování a podpis AI modelů v izolované hranici, signovaná OTA (https://www.eenewseurope.com/en/infineon-and-thistle-target-secure-edge-ai-with-optiga-trust-m , https://www.engineering.com/infineon-optiga-trust-m-secures-thistle-technologies-edge-ai-models/). Limit (ODVOZENO z logiky): SE drží klíče a podpisy, ne samotné váhy (GB) — ty zůstávají ve vnější DRAM zašifrované; šifrovací engine na čipu pak musí řešit náš návrh. Akademický přehled TEE + akcelerátor: https://arxiv.org/pdf/2403.12568 . Doporučení: použít hotový SE (OPTIGA/ST) na desce jako kořen důvěry, nenavrhovat vlastní.
c
Roj mnoha malých čipů místo jednoho velkého
Nereálné pro LLM; jen pro triviální TinyML.
VYPOČTENO/ODHAD: SC300 @ 100 MHz ≈ řádově 0,1 GMAC/s (1 MAC/cyklus, bez SIMD; optimistický strop). 16×16 pole na FPGA při 200 MHz = 256 × 200 M = 51 GMAC/s, tedy ≈ 500 SIM čipů na jedno naše malé pole. Paměť: model 2 mld. param INT4 ≈ 1 GB; při ~480 kB flash na čip ≥ ~2 000 čipů jen na uložení vah, RAM 13–48 kB na čip neumožní aktivace ani KV cache, a hlavně chybí síť mezi čipy (SIM má jedno sériové rozhraní ISO 7816, ~desítky kbit/s až jednotky Mbit/s). Srovnání s GPU: přesné čísla GPU jsem nezjišťoval — nezjištěno; řádový odhad, že moderní GPU dává stovky TOPS až PetaOPS, znamená stovky tisíc až miliony SIM čipů na stejný výkon. Nutno ověřit měřením, pokud by to někdo chtěl dál sledovat. Zdroj parametrů čipů: sekce A.1.
d
eSIM / konektivita
Dobrá, ale ortogonální.
Pro vzdálenou správu a konektivitu zařízení: GSMA SGP.32 (IoT eSIM) vyšla ve stabilní verzi v. 1.2 v červnu 2024 (https://www.thalesgroup.com/en/news-centre/insights/public-security/critical-infrastructures-and-sites/how-connectivity-providers). iSIM integruje SIM do SoC (Qualcomm od 2023) — pro naši kartu je to relevantní jen tehdy, pokud by karta měla mít vlastní mobilní konektivitu; pro funkci inferenční karty nepotřebné.
Existující projekty AI na smart kartách/SE: Přímý „LLM na SIM" nenalezen. Nalezeno: TinyML na MCU s 16 kB RAM / 128 kB EEPROM, plán přizpůsobit TensorFlow Lite pro Java Card (https://www.academia.edu/92124854/A_I_Neural_Networks_Inference_Into_the_Iot_Embedded_Devices_Using_Tinyml_for_Pattern_Detection_Within_a_Security_System), šifrovaná ověřitelná inference na MCU (MINERVA, https://arxiv.org/pdf/2606.07470), Infineon+Thistle (výše). Projektů kombinujících LLM a SE „v praxi" — nenalezeno.
B. České výzkumné ústavy a pracoviště
Pracoviště
Co umí (ze zdroje)
Spolupráce s firmami
Kontakt (URL)
Jak by pomohlo ČEDIČ-R0
ÚTIA AV ČR — oddělení zpracování signálů
Vestavěné systémy a AI inference na AMD Zynq (28 nm), Zynq UltraScale+ (16 nm) a Versal (7 nm); hardwarové akcelerátory v PL; příklad LK-DOF na ZU15 600× rychlejší než SW; edge AI s nízkou spotřebou. Zdroj: https://utia.cas.cz/cs/vyzkum/vyzkumne-oblasti/zpracovani-signalu-a-obrazu/vestavene-systemy-pro-zpracovani-videa-v-realnem-case/
Konkrétní firemní smlouvy: nenalezeno v textu (stránka oddělení https://www.utia.cas.cz/cs/ZS_ vrátila 404 při pokusu o načtení)
https://www.utia.cas.cz/
FPGA prototyp akcelerátoru, kvantizace/INT4, ladění paměťové propustnosti na Kria/Zynq — přesně náš R0
Fyzikální ústav AV ČR (FZÚ)
CVD diamant a nanodiamant, nanostruktury Si/III-V, diamant, mikroelektronické aplikace (https://www.fzu.cz/~nanoteam/what/DiamantTTdef.pdf); provozuje Brain4Industry (EDIH, Dolní Břežany: AdditiveLab, DigitalLab, TechnicalLab, poradenství k AI pro SME) https://www.fzu.cz/en/about-fzu/brain4industry-innovation-center
Ano — start-upy, transfer technologií, B4I
https://www.fzu.cz/ , https://brain4industry.cz/
Pro R0 nepřímo: materiály (diamantová vrstva pro odvod tepla jako výhled), B4I jako vstupní brána pro SME služby. Přímá pomoc s FPGA/ASIC nenalezena.
Ústav fotoniky a elektroniky AV ČR (ÚFE)
Fotonika, optoelektronika, nanomateriály, vlastní RF/mikrovlnné čipy a planární struktury vyráběné mikro- a nanofabrikačními postupy; nabízí expertizy, poradenství, měření a zkoušky (https://www.ufe.cz/en/ , https://www.ufe.cz/cs/tym/bioelektrodynamika/bioelektrodynamika-zamereni)
Poradenství/měření uvedeno; konkrétní podmínky nenalezeno
https://www.ufe.cz/en/
Měření/charakterizace testovacích čipů, RF části. Digitální ASIC návrh není jejich doména (nenalezeno).
CEITEC Nano / CzechNanoLab (VUT Brno)
Největší česká nanocentrum s čistými prostory: ISO 5 (356 m²) nanofabrikace, ISO 8 charakterizace; litografie; wire bonder TPT HB 16; služby pro akademické i komerční uživatele (https://nano.ceitec.cz/ , https://nano.ceitec.cz/wire-bonder-tpt-hb-16-wire-bonder/ , https://www.czechnanolab.cz/about)
Ano, komerční přístup existuje; ceník veřejně nenalezen, nutno kontaktovat
nano@ceitec.vutbr.cz (obecný kontakt na stránce zařízení), tel. +420 54114 9207
Bonding a pouzdření prototypových čipů v malém počtu, post-fab charakterizace. Nevyrábí čipy 130 nm sériově.
České polovodičové centrum (VUT, ČVUT, onsemi, Codasip, CNSC, JIC)
Kompetenční centrum Chips JU: navigace v Evropské designové platformě, přístup k pilotním linkám, technické konzultace (IC návrh, FPGA, embedded, výkonová polovodiče), školení RISC-V, podpora start-upů a SME (https://czechsemiconductorcentre.cz/services/ )
Ano — cílí na start-upy a SME z EU/Chips JU zemí
info@czechsemiconductorcentre.cz, Kolejní 3093/7, Brno
Nejlepší první kontakt. Codasip = RISC-V jádra (jako řídicí jádro R0 se nabízí). Pomoc s přístupem k IHP/Europractice a MPW.
ACDRC Brno (Advanced Chip Design and Research Center)
Koordinace spolupráce VUT, ČVUT, MUNI s tchajwanskými partnery na návrhu čipů; otevřeno 18. 10. 2024 v Cyber Security Hub (https://www.vut.cz/vut/aktuality-f19528/acdrc-cipove-centrum-posili-spolupraci-ceska-a-tchaj-wanu-d267218)
Zaměřeno na vzdělávání a výzkum; tape-out přes Tchaj-wan jako služba pro firmy nenalezen (ve zdroji se o něm nepíše)
https://www.vut.cz/
Možný přístup k tchajwanským službám a školením — nutné ověřit přímo
FEKT VUT — Ústav mikroelektroniky
Výuka a výzkum návrhu analogových i digitálních IO (VHDL/VLSI, Cadence), programy Mikroelektronika / Návrh čipů (https://www.vut.cz/studenti/programy/program/6455 , https://www.vut.cz/studenti/predmety/detail/111869)
Konkrétní zakázkové služby nenalezeno
https://www.fekt.vut.cz/
Konzultace RTL→GDS, studentské/diplomové práce na bloky R0
FEL ČVUT — Katedra mikroelektroniky
Návrh vlastních analogových/digitálních ASIC v CMOS (Cadence), čtecí elektronika, konzultace a návrh IO „vyráběných v standardních evropských technologiích"; letní školy analogového návrhu s ACDRC (https://bilakniha.cvut.cz/cs/katedra13134.html , https://intranet.fel.cvut.cz/cz/vz/spoluprace/K13134_Nabidka_pro_podniky.pdf , https://fel.cvut.cz/cs/aktualne/novinky/84471-letni-skola-analogoveho-navrhu-cipu-na-fel-cvut-studenti-si-vyzkousi-profesionalni-navrh-integrovanych-obvodu)
Ano — existuje „Nabídka pro podniky" (PDF)
https://micro.fel.cvut.cz/
Nejpřímější nabídka zakázkového návrhu ASIC v ČR; vhodné pro analogovou část (rezonátor/adiabatika) a MPW tape-out
IT4Innovations (VŠB-TUO)
Národní superpočítačové centrum, Karolina; kvantový počítač VLQ: 24 supravodivých qubitů, hvězdicová topologie, dodal IQM, ~125 mil. Kč; přístup přes výzvy IT4I / EuroHPC pro vědce, firmy i veřejný sektor (https://www.it4i.cz/o-it4i/infoservis/tiskove-zpravy/v-ostrave-spusten-prvni-cesky-kvantovy-pocitac , https://www.it4i.cz/en/infrastructure/vlq-quantum-computer)
Ano, přes výzvy; české výzkumné organizace přes granty IT4I (zdroj: https://vedavyzkum.cz/inovace-a-transfer/inovace-a-transfer/prvni-kvantovy-pocitac-v-cesku-se-otevira-uzivatelum-vedci-i-firmy-zacinaji-pouzivat-vlq)
https://www.it4i.cz/
Superpočítač Karolina může pomoci se simulacemi/EDA a tréninkem; VLQ k návrhu čipu není potřeba (viz níže)
Kvantový počítač: VLQ existuje a je dostupný (zdroje výše; pozn.: údaj o ceně 125 mil. Kč vs. 5 mil. EUR z jiného zdroje https://www.datacenterdynamics.com/en/news/lumi-q-consortium-deploys-iqm-quantum-computer-in-czech-republic/ je konzistentní řádově). Reálné využití: kvantové strojové učení, optimalizace, materiály. Návrh a výroba digitálního inferenčního čipu je klasická úloha — VLQ není potřeba (můj závěr).
Doplněk: ČEDIČ-R0 jako RISC-V jádro — Codasip je členem Českého polovodičového centra (zdroj výše).
C. Ceny a dostupnost (ČR, říjen 2026)
Položka
Zjištěno
Zdroj
Poznámka / rozpor
Tiny Tapeout — dlaždice
70 € za dlaždici; minimum projektu 140 € u výšky 2 dlaždic; 1×1 ≈ 167×108 µm (IHP)
https://tinytapeout.com/specs/analog/ ; výsledky vyhledávání k https://app.tinytapeout.com/calculator?tiles=1&pcbs=1
Samotnou kalkulačku se nepodařilo načíst (prázdná stránka) — cenu beru z textu ve výsledcích vyhledávání, ověřit v kalkulačce
Domovská stránka k 1. 10. 2026 uvádí jako otevřené SKY26d a GF26c; zda je otevřen IHP shuttle — nenalezeno
IHP SG13G2 MPW
7 300 €/mm²; min. plocha 10 mm² (IHP stránka); dodání 40 nařezaných čipů s E-test/RF měřením; back-lapping 75–300 µm; bumping/Cu-pillar a TSV za příplatek
Rozpor mezi dvěma čteními stejné stránky — nezjistitelné bez přímého ověření u Europractice/IHP. Neplánovat rozpočet na nižší číslo.
Europractice packaging
Plast SOIC/QFN (12–100 pin) 83–229 €/ks; keramika 69–435 €/ks; 485 € za bonding diagram; min. 10 ks (Fraunhofer, imec) / 5 ks (CMP); pad pitch ≥ 90 µm; Si ≤ 280 µm pro plast; jen přes stejného partnera jako fabrikace
Cena v ČR nenalezena; 24× větší propustnost než K26, ale ~16× dražší než KV260
Dopočet pro R0 na K26 (VYPOČTENO, ne měřeno):
- Systolické pole 16×16 = 256 MAC; při 200 MHz ≈ 51 GMAC/s, při 300 MHz ≈ 77 GMAC/s.
- Decode LLM je omezen pamětí: model 2 mld. param INT4 ≈ 1 GB, 19,2 GB/s ⇒ horní mez ≈ 19 tok/s; reálně výrazně méně (režie DDR, KV cache, aktivace). Pro 3 mld. param ≈ 13 tok/s. Prefill by byl omezen výpočtem (256 MAC).
- 4 GB DDR4 pojme model 1–3 mld. param v INT4, ale ne s velkou KV cache — pozor.
Tape-out ASIC (ODHAD velikosti): Tiny Tapeout dlaždice 0,018 mm² (167×108 µm) je pro 16×16 INT4×INT8 pole pravděpodobně malá; zda se vejde do desítek dlaždic — nezjištěno, nutno zkusit syntézu LibreLane/OpenROAD na SG13G2. Existují projekty 4×4 INT8 systolického pole na IHP SG13G2 a 8×8 INT4 na SKY130 (https://github.com/k1thhh/NPU_systolic , https://github.com/Essam-Elkholy/TinyNPU4) — dobré referenční návrhy. Plocha a hustota hradel IHP SG13G2: nenalezeno.
Adiabatika (výhled): Nejbližší měřený příklad je Vaire „Ice River", 22 nm CMOS: energy-recovery factor 1,77× u pole kapacit a 1,41× u posuvného registru/sčítačky, rezonátor ~50 % rekuperace, 500 MHz (https://www.eetimes.com/vaire-demos-energy-recovery-with-reversible-computing-test-chip/ , https://www.eenewseurope.com/en/vaire-tips-reversible-resonator-circuit-to-recycle-50-of-energy/). Měřený tape-out adiabatického rezonátoru na 130 nm jsem nenašel. Starší akademický příklad: 8bit multiplikátor s on-chip rezonátorem v 0,5 µm (zdroj v seznamu), úspora 2–4× oproti konvenčnímu CMOS.
D. Doporučení dalších kroků
Napsat na info@czechsemiconductorcentre.cz krátký popis ČEDIČ-R0 (firma je cílová skupina: SME/start-up). Požádat o: přístup k Europractice/Chips Design Platform, kontakt na Codasip (RISC-V jádro), doporučení, kdo v ČR balí prototypy. (Odesílá uživatel, já jsem nic nepoložil.)
Dostat písemnou nabídku od Europractice/IHP na SG13G2 (cena/mm², minimální plocha 10 vs. 0,8 mm², termíny; vyjasnit rozpor v ceně 5 355 vs. 7 300 €/mm²). Cílový termín: tape-in 31. 5. 2027 (ASIC) — realisticky; 7. 12. 2026 je za 2 měsíce a bez ověřeného RTL nereálné.
Nejdřív FPGA, ne ASIC: koupit KV260 (cca 7,1 tis. Kč) a změřit skutečnou propustnost DDR4 a Fmax 16×16 pole; až potom rozhodovat o ASIC. Případně prohlédnout ÚTIA (kontakt přes https://www.utia.cas.cz/).
Tiny Tapeout použít jako levnou zkoušku jednoho PE nebo řadiče/kvantizace (70 € za dlaždici). Před nákupem v kalkulátoru ověřit cenu a zda je otevřen IHP shuttle.
Balení: pro 10–40 čipů využít Europractice QFN (83–229 €/ks + 485 €) nebo kontaktovat CEITEC Nano (nano@ceitec.vutbr.cz) kvůli COB bondování. Neinvestovat do „SIM modulu" — úspora je zanedbatelná a ČEDIČ-R0 potřebuje desku s DDR.
Secure element: pokud je cílem ochrana vah, počítat s hotovým SE (Infineon OPTIGA Trust M) jako kořenem důvěry a s šifrováním vah v DRAM na vlastním čipu/FPGA; nebudovat „roj SIM".
FEL ČVUT — Katedra mikroelektroniky: vyžádat „Nabídku pro podniky" (PDF na intranet.fel.cvut.cz) a zjistit, zda zvládnou analogový rezonátor/adiabatický blok.
VLQ/Karolina: nežádat o kvantový čas pro návrh čipu; pro simulace/trénink zvážit výzvy IT4I. (Jiné vlákno: EuroHPC LUMI-G 5 000 GPU h už máte přiděleno — viz CLAUDE.md, zde neověřováno.)
E. Co jsem neověřil / čemu nevěřit
Cena SIM čipu v objemu, rozměr die, výrobce modulů v ČR — nenalezeno.
Čísla výkonu GPU pro srovnání s rojem — neměřil jsem, uvedené jsou řády, ne fakta.
Kalkulačka Tiny Tapeout se nenačetla; 70 € za dlaždici je z textu výsledků vyhledávání.
Europractice 2026: dvě čtení téže stránky se lišila v ceně, minimální ploše i termínech — nedůvěřovat žádnému, dokud nepřijde nabídka.
Kontaktní údaje jsou jen obecné firemní/ústavní adresy ze stránek, žádné osobní.
Souběžná poznámka: rešerše běžela jedním průchodem bez druhé nezávislé kontroly oponentem.
Metoda: stránky výrobců a e-shopů načteny 2. 10. 2026 (WebFetch / Firecrawl). Co se nepodařilo otevřít, je označeno. Hodnoty označené „VÝPOČET" jsou moje aritmetika z ověřených čísel, ne údaj výrobce.
Stavy: OVĚŘENO = primární zdroj výrobce | z e-shopu = stránka distributora | NEOVĚŘENO.
1. AMD Kria K26 SOM (KV260 / KR260)
Fakt
Hodnota
Zdroj URL
Stav
Čip
Zynq UltraScale+ MPSoC XCK26 (C nebo I grade); 4× Cortex-A53 do 1333 MHz, 2× Cortex-R5F
Omezení BASIC: simulace XSIM max 50K instancí bez UVM; debug jen 1 ILA jádro, max 5 sond po 1 024 bitech, bez System ILA/IBERT; toolchain telemetrie nelze vypnout; Vitis toky volající Vivado teď vyžadují platnou tier licenci (BASIC stačí); pro verze starší než 2026.1 mají přístup jen PRO+ (BASIC/CORE si musí ponechat stávající licenční soubor)
tamtéž
OVĚŘENO
Dřívější „Standard/WebPACK zdarma, K26 bez licence"
historický stav před 2026.1; pro verze ≥ 2026.1 platí výše uvedené (BASIC zdarma, ale s registrací/licenčním souborem a roční obnovou)
vyhledávač + AMD stránka
historie z vyhledávače NEOVĚŘENO primárně
Alveo: zdarma 1 rok speciální PRO (Alveo tier) ke každé kartě
tamtéž
OVĚŘENO. Pozn.: VEK280 kit: Vivado node/device-locked na 1 rok. Agilex dev kit: 1 rok Quartus Prime Pro.
Důsledek: ČEDIČ-R0 na K26 lze vyvíjet bez poplatku s Vivado BASIC (Windows i Linux), ale s omezením debugu, nevypnutelnou telemetrií a nutností roční obnovy licence. Budoucí cílové zařízení na UltraScale+ (Core tier) nebo Versal (Pro tier) už je placené.
5. Open-source / publikované LLM inference projekty na FPGA
OVĚŘENO jen ze snippetu vyhledávače, abstrakt nenačten; velikost modelu NEOVĚŘENO
FlightLLM (FPGA'24)
Alveo U280 (8 GB HBM), Versal VHK158
LLaMA2-7B, batch 1, sparsifikace
6,0× energetická a 1,8× nákladová efektivita vs. V100S; s VHK158 1,2× vyšší propustnost než A100. Absolutní tok/s (zdroje uvádějí 55 tok/s na U280) v abstraktu NEÚPLNĚ — NEOVĚŘENO. Výzkumný kód veřejně jen jako test demo.
Závěr z literatury (moje čtení, doložené čísly výše): na KV260/K26 se s 4 GB DDR4 a ~19 GB/s dosahuje ~5 tok/s u 7–8B modelů v 4 bitech, tedy hlavně prototyp / proof of concept, ne produkční rychlost. Pro skutečnou rychlost je potřeba HBM nebo mnohem širší paměť (V80, U55C, Agilex M).
Čemu nevěřit / co není zjištěno
Ceny v ČR jsou pouze z Digi-Key CZ (sklad 58/267 ks se v čase mění); Farnell CZ, Mouser CZ nebyly načteny (anti-bot), TME KV260 nelistuje.
Ceny V70 (1 995 USD) a Agilex kitu (11 499 USD) jsou jen z výsledků vyhledávání, ne z načtené stránky.
19,2 GB/s a 18 Mb UltraRAM jsou můj výpočet. DS987 má stav „Preliminary", verze z března 2022; novější verze nehledána.
Nenačten žádný zdrojový kód open-source projektů, tok/s jsou čísla z jejich README/abstraktů, ne naše měření.
Licence Vivado: stav k 2. 10. 2026 podle AMD stránky; AMD model už jednou po kritice upravilo (Linux), může se měnit.
7. Ověření výroby čipu, partnerů a dotací (2. 10.)
ČEDIČ — ověření výroby čipu a dotací (stav k 2. 10. 2026)
Zpracoval ověřovatel faktů pro A&L Prime. Nikoho jsem nekontaktoval, nic jsem neodeslal.
Pravidlo: každé tvrzení má URL primárního zdroje (stránka poskytovatele). Co jsem v primárním zdroji nenašel, je NEOVĚŘENO.
Data stránek čtena 2. 10. 2026 (Firecrawl scrape / WebFetch). Kde jsem použil jen sekundární zdroj (zpravodajský web), je to výslovně uvedeno.
0. Co číst jako první (shrnutí a čemu nevěřit)
#
Zjištění
Stav
1
Tiny Tapeout dnes nemá otevřený IHP shuttle. Otevřené jsou jen GlobalFoundries GF180 (wafer.space) a SkyWater SKY130. Poslední IHP shuttle TTIHP26b se zavřel 21. 9. 2026, další TTIHP27a je plánován na březen 2027, dodání Q1 2028.
OVĚŘENO
2
IHP otevřený SG13G2 tape-out (2 800 EUR/mm²) 29. 9. 2026 už je uzavřen (uzávěrka registrace 21. 9. 2026). Dále je otevřený jen open-source CMOS5L (uzávěrka 26. 10. 2026). Další open-source SG13G2 je podle plánu IHP v říjnu 2027 (plán lze měnit do 1. 12. 2026).
OVĚŘENO
3
Na různých místech se liší datum uzávěrky open-source SG13G2 (IHP 21. 9. vs. Europractice „7“ v září) a minimální plocha (0,8 mm² vs. 10 mm²). Vysvětlení v sekci 2.
OVĚŘENO rozpor, příčina částečně
4
Pro firmu z ČR existuje reálná cesta přes EuroCDP (Evropská platforma pro design čipů) a Czech Semiconductor Centre (CSC). Konkrétní ceny nástrojů a podmínky EuroCDP jsem na veřejných stránkách nenašel.
NEOVĚŘENO (ceny a podmínky)
5
Nejrelevantnější dotace s termínem: Chips JU „AI chip demonstrators“, uzávěrka 27. 10. 2026 (rozpočet 10 mil. EUR, cca 1 mil. EUR na projekt, vyžaduje EU firmu navrhující AI čip). EIC Accelerator: další cut-off 4. 11. 2026. MPO STEP (300 mil. Kč) je pro nás nepoužitelný — podmínkou je předchozí schválení v IPCEI.
OVĚŘENO
6
Vaire: první čip Ice River (22 nm) s čistou rekuperací energie je ověřen. Druhá generace čipu a licenční dohody v primárních zdrojích nenalezeny.
druhá generace NEOVĚŘENO
7
Tvrzení typu „devkit stojí 300 EUR“ a „tile na GF180/IHP stojí X“ jsem neověřil (kalkulačka app.tinytapeout.com je SPA a nepodařilo se ji načíst).
NEOVĚŘENO
Moje vlastní úvaha (není z žádného zdroje, nepoužívat jako fakt): Tiny Tapeout dlaždice je určená na cca 1 000 hradel (viz FAQ níže). To je řádově příliš málo na jakoukoli smysluplnou MAC matici AI akcelerátoru. Pro malý testovací čip ČEDIČ je tedy Tiny Tapeout spíš nástroj na ověření dílčích bloků a toolchainu, ne na prototyp samotné karty.
rezervováno pro ArtScience Museum Singapore; nevyužité dlaždice se uvolní 2 dny před uzávěrkou
OVĚŘENO
TTSKY26d
SKY130 (SkyWater), shuttle CI-2612
2026-11-30
2027-05-12
2027-06-09
otevřený
OVĚŘENO
Mapování PDK: stránka specs/analog uvádí, že shuttly používají PDK sky130A, ihp-sg13g2 a gfmcu180D. Přiřazení „GF“ = GF180 a „SKY“ = SKY130 plyne z názvů shuttlů a z FAQ/novinek; samotná tabulka na /chips/ uvádí u TTGF „w.s Run #3“ a u TTSKY „CI-2612“ (označení běhů, ne PDK). OVĚŘENO nepřímo.
Kalkulačka s cenami: https://app.tinytapeout.com/calculator?tiles=1&pcbs=1 — nepodařilo se načíst (JavaScript aplikace). Před rozhodnutím ji otevřít ručně v prohlížeči.
Kontext (sekundárně, ne cenová data): wafer.space nabízí 1 000 hotových čipů za 7 000 USD jako samostatnou službu (zdroj https://tinytapeout.com/news/wafer-space-partnership/, zpráva z 26. 9. 2025). To je zajímavé pro druhý krok, ale jde o bare dies/CoB na GF180.
2. IHP SG13G2 (130 nm BiCMOS, otevřené PDK)
Zdroje (primární): https://www.ihp-microelectronics.com/services/research-and-prototyping-service/mpw-prototyping-service/schedule-price-list · https://dk.ihp-microelectronics.com/OpenSourceRequest.php · https://europractice-ic.com/schedules-prices-2026/
Sloupec SG13G2, datum = TAPE IN, v závorce odeslání (shipment). Tučně v původní tabulce = min. plocha jen 0,8 mm²; formátování se mi při převodu neuchovalo, viz poznámka o minimální ploše níže.
Schedule 2027: „Changes for 2027 schedule are possible till December 1st 2026.“ (IHP). Stav: OVĚŘENO. Tedy od tape-in do dodání čipů cca 6–9 měsíců u běžných runů.
Open-source CMOS5L (CMOS bez bipolárních HBT, vzdělávací open-source PDK): run 9. 11. 2026, uzávěrka registrace 26. 10. 2026, cena 1 500 EUR/mm² klesající až na 900 EUR/mm², minimální plocha 90 mm² (zatím nedosažena), zdroj https://dk.ihp-microelectronics.com/OpenSourceRequest.php. Stav: OVĚŘENO. Pro ČEDIČ spíš nerelevantní (bez HBT, jiný proces, ale pro čistě digitální CMOS blok by to šlo zvážit; neověřeno, zda je digitální AI blok na CMOS5L vhodný).
„min. fabrication cost equivalent to 0.8 mm²“ (cena = plocha × cena/mm²)
Europractice 2026 poznámka 1
OVĚŘENO
Minimální plocha pro SG13G2 v tabulce „Min Area“
10 mm²
IHP schedule-price-list, sekce 2.3
OVĚŘENO — platí pro běhy označené v původní tabulce šedou kurzívou v závorce (u těch se musí registrovat 4 týdny před tape-outem a běh je bez priority); u běhů s tučným odesláním stačí 0,8 mm². Z mé kopie nelze poznat, které běhy jsou které → ověřit u IHP před objednávkou
Dodání
40 nařezaných vzorků (dies) standardně, včetně E-test dat a RF měření
IHP sekce Delivery
OVĚŘENO
Zahrnuje i pronájem wafer pro měření
ano (open-source program)
OpenSourceRequest
OVĚŘENO
Balení open-source (QFN)
např. QFN 48 10 ks 750 EUR, 40 ks 1 740 EUR; setup 320 EUR za bonding diagram
OpenSourceRequest
OVĚŘENO
Praktický příklad (výpočet, ne zdroj)
1 mm² SG13G2 běžný = 7 300 EUR; 10 mm² = 73 000 EUR; 1 mm² v open-source runu = 2 800 EUR (pokud cena platí pro náš objem, viz podmínka 100 mm²)
vlastní výpočet z cen výše
výpočet
Poznámka k rozdílným číslům (jak jste žádali uvést všechna): standardní 7 300, zlevněná 6 205, blok Mini@sic 6 205/5 110, „closed source“ v open-source části 5 840/4 964, open-source 2 800. Jedná se o různé tarify a různé skupiny zákazníků na téže stránce, ne o chybu. Europractice uvádí: „Standard MPW price is for designs created by companies for educational purposes or publicly funded research…; Discounted … academic and research institutions“. Text je nejednoznačný pro čistě komerční návrh firmy; IHP na své stránce uvádí 7 300 EUR/mm² jako cenu a mluví o „non-commercial access“ s odkazem na Europractice pro neziskové a vzdělávací instituce. → Cena pro komerční návrh A&L Prime je pravděpodobně 7 300 EUR/mm², ale potvrzení u IHP je NEOVĚŘENO.
2c. Program bezplatných/levných open-source tape-outů
Není to bezplatný program, je to nejlevnější sazba (2 800 EUR/mm² SG13G2). Žádný „free MPW“ jsem na stránkách IHP nenašel — NEOVĚŘENO.
Podmínky: design pod Apache License 2.0, data kompatibilní s open-source EDA a zveřejněná v GitHub repozitáři IHP, podepsaná smlouva „Open Silicon MPW Program Participation Agreement“ (PDF: https://dk.ihp-microelectronics.com/includes/Open-source_MPW_shuttle_agreement.pdf).
Firmy se mohou účastnit: stránka výslovně píše „Whether you’re a startup, researcher, or open-source developer“. OVĚŘENO.
Možnost privátního IP: stejný program za „20 % off the standard MPW price“, ale „entire wafers may be exchanged between IHP and third parties“. OVĚŘENO. Pozor: 20 % sleva z 7 300 = 5 840 EUR/mm², což sedí s řádkem „SG13G2 closed source 5 840“ v Europractice. (Shoda čísel je moje inference.)
Run se spustí jen když součet požadované plochy všech zákazníků překročí minimum; cena klesá s plochou (stránka „Registration Status“).
Zpoždění: SG13G2 cca 6 měsíců, SG13CMOS cca 4 měsíce zpracování.
Dopad na ČEDIČ: open-source znamená zveřejnit GDS a zdrojové soubory návrhu. Pro AI kartu s vlastním IP je to zásadní obchodní rozhodnutí (moje poznámka, ne ze zdroje).
2d. Uzávěrky (rozpory)
Údaj
IHP stránka
Europractice 2026
Open-source SG13G2 registrace
2026-09-21, run 29. 9. 2026
v tabulce IHP MPW v září uvedeno „7*“
Open-source CMOS5L
registrace 2026-10-26, run 9. 11. 2026
v tabulce „23“ v říjnu a „6“, „19*“ v dubnu/červenci
Termíny běžného SG13G2
viz 2a
tabulka Europractice zobrazuje datum registrace a Export control, ne tape-in; čísla v buňkách se liší od tape-in IHP
Europractice píše: „Dates are Registration and Export Control information deadlines“ a registrace je 3 týdny před GDS. Rozdíl dat proto může být způsoben tím, že IHP uvádí tape-in (odevzdání GDS), Europractice datum registrace. Pro rozhodnutí použít IHP stránku a potvrdit u IHP.
3. Europractice — podmínky pro malé firmy
Zdroje: https://europractice-ic.com/start-ups-smes/ (primární) · https://europractice-ic.com/schedules-prices-2026/ · https://www.europractice.stfc.ac.uk/membership/membership.html (členství — viděno jen ve výsledku vyhledávání, stránku jsem nenačetl)
Otázka
Zjištění
Stav
Je Europractice určena firmám?
Primárně akademické instituce a veřejně financovaná výzkumná pracoviště. Pro start-upy a MSP odkazuje na EuroCDP („European Chips Design Platform“, https://eurocdp.eu/), která nabízí „affordable access to design tools, training, fabrication services, and funding opportunities“.
OVĚŘENO
Licence nástrojů pro spin-outy
„eligible early-stage academic spinouts“ dostávají Proof-of-Concept licence nástrojů pro nekomerční aktivity; po vyzrání přechod do EuroCDP. Týká se akademických spin-outů. A&L Prime není akademický spin-out.
OVĚŘENO (podmínka nesplněna)
Členství a poplatky
Full-IC roční členství 1 100 EUR, Software-only 600 EUR, MPW-only 600 EUR, ale pro „eligible Academic Institutes and publicly funded Research Laboratories“. Zdroj jsem viděl jen ve výsledcích vyhledávání (stfc.ac.uk), ne přímo načtený.
Částky OVĚŘENO sekundárně; pro firmu NEOVĚŘENO, zda platí
Jak se přihlásit
stránka start-ups-smes uvádí kontaktní e-mail týmu (uveden na stránce, osobní jméno zde neuvádím) pro určení správného vstupního bodu
OVĚŘENO
Přímá cesta k výrobě
IHP prodává MPW přímo komerčním zákazníkům přes „Customer Access“ (https://dk.ihp-microelectronics.com/). Podmínky přímé smlouvy, export control a proces vstupu nejsou ve veřejném textu popsány
NEOVĚŘENO
EuroCDP — ceny nástrojů, způsobilost, postup
Veřejná stránka https://eurocdp.eu/ ceny, podmínky ani postup neuvádí. Obecný kontakt: formulář https://eurocdp.eu/contact/
NEOVĚŘENO
Doporučený postup přihlášení (návrh, ne zdroj): (1) obecný dotaz přes formulář EuroCDP, (2) obecný e-mail CSC jako průvodce, (3) souběžně přímý dotaz IHP na komerční MPW SG13G2.
„We help start-ups, SMEs, students and research teams turn ideas into validated semiconductor- and microelectronics-based solutions.“ Poradenství k evropské platformě pro design (nástroje EDA, IP, design kity, cesty k MPW), připojení k evropským pilotním linkám (FAMES, APECS, NanoIC, WBG, PIXEurope), přístup k čistým prostorům a testovacím laboratořím, podpora prototypování a spolupráce na pouzdření, micro-credentials, navigace ve financování, investiční připravenost, přenos IP
OVĚŘENO
Přímý přístup k nástrojům a tape-outům
Stránka services mluví o pomoci s přístupem (guidance k evropské platformě), ne o vlastních licencích nebo vlastních tape-outech. Podstránka research-to-market (služby přes JIC) tape-outy ani nástroje nezmiňuje.
OVĚŘENO jako absence na stránce; skutečný rozsah NEOVĚŘENO
Způsobilost
primárně týmy v členských státech EU a zemích účastnících se Chips JU
OVĚŘENO
Financování centra
první 4 roky z iniciativy Chips for Europe a MŠMT (zdroj: tisková zpráva VUT, https://www.vut.cz/en/but/media/press-releases-f19527/czech-semiconductor-centre-has-been-launched-in-brno-d286543 — viděno jako výsledek vyhledávání)
sekundárně OVĚŘENO
Obecný kontakt
info@czechsemiconductorcentre.cz, adresa Kolejní 3093/7, 612 00 Brno
OVĚŘENO
Otevřené výzvy, vouchery, ceny služeb
na veřejných stránkách nenalezeny
NEOVĚŘENO
(Pozn.: na podstránce research-to-market je uveden kontakt konkrétního poradce JIC — osobní údaj, záměrně neuvádím; stačí obecný e-mail výše.)
5. Dotace a výzvy (stav 2. 10. 2026)
Výzva
Kdo může žádat
Výše
Termín
Použitelné pro A&L Prime?
Zdroj
Stav
Chips JU — AI chip demonstrators (DIGITAL-JU-CHIPS-2026-AI1-SG)
konsorcia v EU; každý návrh musí zahrnovat alespoň jednu v EU usazenou firmu navrhující AI čip a IP; podle Chips JU bez explicitního omezení na MSP; spolufinancování s národními autoritami; formulář „Ownership Control Declaration“
rozpočet výzvy 10 mil. EUR, očekávaný příspěvek EU cca 1 mil. EUR na projekt
Ano, přímo na téma (AI čip demonstrátor). 25 dní do uzávěrky; ověřit u Chips JU, zda lze žádat jako jednotlivá firma a jaké je národní spolufinancování pro ČR (NEOVĚŘENO)
Ano jako typ (deep tech, TRL 6–8 podle sekundárních zdrojů, neověřeno v primárním textu). Úspěšnost cca 6–7 % je ze sekundárního zdroje (onesynergy.eu), NEOVĚŘENO primárně
pro 2027 plánována podle harmonogramu API „jedna výzva“, bez uvedení názvu; aktuální otevřené výzvy jsem na stránkách MPO neidentifikoval (MPO odkazuje na optak.cz)
EuroHPC AI Factories — přístup k výpočtům (Playground pro MSP/start-upy, Development, Large Scale, Fast Lane)
MSP, start-upy, výzkum
výpočetní čas zdarma, ne dotace
Playground průběžně, Development s měsíčními cut-off daty
Je to výpočet, ne vývoj čipu. A&L Prime už má přidělených 5 000 GPU hodin na LUMI-G (interní informace z CLAUDE.md, ne z těchto zdrojů)
https://www.eurohpc-ju.europa.eu/eurohpc-ju-launches-call-proposals-strengthen-european-ai-ecosystem-2026-04-28_en (výsledek vyhledávání; stránku jsem nenačetl)
sekundárně OVĚŘENO
Co z toho plyne (moje úvaha): jediná výzva skutečně na AI čip s blízkou uzávěrkou je Chips JU AI chip demonstrators (27. 10. 2026). Reálnost závisí na tom, zda A&L Prime může být žadatelem a zda už má „operational silicon“ — výzva mluví o demonstrátorech, tj. o křemíku, který se předvádí. FPGA prototyp tomu zřejmě neodpovídá (NEOVĚŘENO, nutno číst plný text výzvy na Funding & Tenders portálu).
Zdroje: https://www.eetimes.com/vaire-demos-energy-recovery-with-reversible-computing-test-chip/ (3. 9. 2025, primárně novinářský zdroj s citací vedení firmy) · https://vaire.co/ (seznam tiskových zmínek 2026) · https://www.technologyreview.com/2026/09/08/1142079/hannah-earley-computer-chips-recycle-energy/ (MIT Technology Review, 8. 9. 2026)
Otázka
Zjištění
Stav
První čip
Ice River, 22 nm CMOS, demonstruje rekuperaci energie z adiabatického rezonátoru; faktor rekuperace 1,77 u pole kondenzátorů, 1,41 u posuvného registru; datová frekvence 500 MHz
OVĚŘENO
Cíl příštího čipu
posun k „closer to 1 GHz“ pro budoucí produkční čip (výrok CTO Hannah Earley v EE Times)
OVĚŘENO jako záměr
2. generace čipu v roce 2026
v primárních zdrojích nenalezena. EE Times píše o „next chip“ a technickém roadmapu bez data. Sekundární agregátory tvrdí „nový čip každý rok do 2027“ a „2027 AI inference“ — v primárním textu jsem to nenašel
NEOVĚŘENO
Licence a partneři
EE Times (2025): firma „exploring licensing its IP“ a co-design; konkrétní uzavřená licence nebo partner v 2026 nenalezeny
licence jako záměr OVĚŘENO; uzavřené dohody NEOVĚŘENO
Financování
MIT Technology Review (8. 9. 2026): „has since raised more than $12 million“
OVĚŘENO (jednou, v textu článku přes WebFetch)
Tiskové zmínky 2026 na vaire.co
21. 9. 2026 MIT TR Innovators Under 35 (Hannah Earley); 15. 4. 2026 Jon Peddie Research; 20. 1. 2026 Communications of the ACM; 12. 1. 2026 podcast
OVĚŘENO (jen nadpisy a data)
Jon Peddie Research (duben 2026)
článek je za paywallem, dostupný jen úvod: „early silicon focuses on proof of concept rather than commercial deployment“
OVĚŘENO jen úvod
Čemu nevěřit: komentář pod článkem EE Times (od čtenáře) tvrdí, že Vaire dělá jen „charge recovery“ a ne skutečné reverzibilní počítání ve smyslu Landauerova principu. To je názor jednoho komentátora, ne ověřený fakt. Pro ČEDIČ: výsledky Vaire jsou z jediného testovacího čipu na 22 nm a pro AI akcelerátor zatím nic komerčně použitelného nedokládají.
7. Co jsem nezjistil / čemu nevěřit
Ceny dlaždic Tiny Tapeout na GF180 a IHP, cena devkitu: kalkulačka je SPA, nenačetla se. Údaj „devkit 300 EUR“ pochází ze snippetu vyhledávače, ne z primárního zdroje.
Cena SG13G2 pro čistě komerční návrh přes Europractice vs. přímo u IHP. Text poznámek je nejednoznačný.
Podmínky a ceny EuroCDP a cena licencí EDA pro firmu. Veřejný web je neuvádí.
Skutečné, aktuální vnitřní podmínky CSC (vouchery, ceny služeb).
Zda A&L Prime může žádat Chips JU AI chip demonstrators samostatně a jaké je národní spolufinancování pro ČR.
Cut-offy EIC Accelerator 2027, TRL a míra úspěšnosti z primárního zdroje.
Aktuálně otevřené výzvy OP TAK (Aplikace/Inovace/Potenciál) v říjnu 2026.
generace čipu Vaire a uzavřené licenční dohody.
Moje WebFetch/WebSearch nástroje vracejí shrnutí malého modelu; kde jsem měl možnost, ověřil jsem čísla na surovém textu stránky přes Firecrawl (IHP, Europractice, Tiny Tapeout chips/FAQ/analog, Chips JU zpráva). Údaje označené „(výsledek vyhledávání)“ nebo „sekundárně“ jsou slabší.
Dvě první shrnutí nástroje chybně uvedla termíny SG13G2 („Jan 5, May 27, Jun 6“) a minimální plochu; opraveno podle surové tabulky IHP a Europractice. Pokud použijete jiné shrnutí těchto stránek, přečtěte si původní tabulky.
Rozbor proveditelnosti, „české perpetuum mobile“ a plán výroby · A&L Prime s.r.o. · 1. 10. 2026 · rešerše z veřejných zdrojů, odkazy u každého tvrzení
Nejdřív poctivě: perpetuum mobile, tedy stroj, který pracuje bez dodávané energie, fyzikálně neexistuje.
Porušovalo by zákon zachování energie, a i výpočet sám má spodní hranici spotřeby (Landauerův limit).
Žádná karta, česká ani jiná, nepojede „sama od sebe“.
Co se k perpetuu mobile reálně blíží, a to dvakrát: 1) Uvnitř čipu: reverzibilní (adiabatický) výpočet. Čip energii, kterou běžný čip při každém přepnutí spálí na teplo, zachytí v rezonátoru a použije znovu.
Britský Vaire Computing v březnu 2025 na testovacím čipu Ice River (22 nm) poprvé změřil čistý zisk zpět získané energie: faktor 1,77 na testovací struktuře a 1,41 na posuvném registru.
Jejich plán: AI čip do roku 2027, ve výhledu 10–15 let až 4 000× úspornější než dnešní CMOS.
(EE Times, DCD) 2) Kolem karty: teplo nekončí ve vzduchu. Odpadní teplo z karet vytápí budovu nebo město. V Brně to už dělá datacentrum v Maloměřicích.
(TZB-info, TZB-info) Návrh: „české perpetuum mobile“ = karta, která vrací energii do obvodu (adiabatická logika) a teplo do sítě (dálkové vytápění). Tohle je reálné, měřitelné a na světě zatím vzácné.
1. Co Česko dnes umí – ověřeno
Schopnost
Kdo / kde
Stav
Zdroj
Návrh procesorů RISC-V
Codasip (Brno). V dubnu 2026 koupil onsemi divizi procesorů a nástroj Codasip Studio a chce nabrat přes 100 inženýrů.
⚠ Oprava mého předchozího návrhu (ČEDIČ-1): grafit jsem uvedla jako „jihočeský“. Ložiska tu jsou, těžba ale skončila. Vazbu „křemen ze Střelče → wafery onsemi“ jsem neověřila, ber ji jako hypotézu.
2. Co v Česku nevyrobíme a proč
Nejmodernější logické čipy (3–5 nm) a paměti HBM. Továrna stojí 20+ mld. USD a potřebuje EUV litografii (ASML). V EU ji dnes nemá nikdo.
Nejbližší je ESMC Drážďany (TSMC + Bosch, Infineon, NXP), 250 km od hranic. Technologie 28/22 a 16/12 nm, výroba od konce roku 2027, 40 000 waferů měsíčně.
(Tom's Hardware, TrendForce)
To ale nevadí. Žádná evropská AI firma vlastní továrnu nemá: navrhují doma a vyrábějí u foundry. Česká karta = český návrh, české duševní vlastnictví, česká deska a chlazení, výroba čipů v zahraničí.
Vzor: jak to zvládli jinde v Evropě
Firma
Co dokázala
Zdroj
Axelera AI (Nizozemsko)
Čip Europa: 629 TOPS, od září 2026 se dodává v serverech Dell a Supermicro. Získala přes 450 mil. USD a dotaci EuroHPC na datacentrový RISC-V čip Titania.
Obě firmy dělají jednoúčelový čip na inferenci (provoz už natrénovaného modelu), ne univerzální GPU. To je správná cesta i pro nás.
3. Návrh: ČEDIČ-R (R = reverzibilní)
Vrstva
Řešení
Česká část
Architektura
Inferenční akcelerátor pro jazykové modely: řídicí jádra RISC-V, tenzorové jednotky FP4/FP8, návrh „paměť první“
Návrh v Brně (komunita Codasip/onsemi, VUT, ČPC)
„Perpetuum“ v čipu
Adiabatické hodiny s rezonátorem LC: energie přepínání se vrací do obvodu (princip Vaire)
Vlastní výzkum, testovací struktury v CEITEC Nano a na sdílených waferech
Výpočetní čip
Chiplet 22/16 nm
Výroba ESMC Drážďany / GlobalFoundries Drážďany
Paměť
HBM nebo LPDDR (nákup), velká SRAM na čipu
Dovoz
Nosič čipů
Skleněný interposer
České technické sklo (k ověření s dodavateli)
Deska a rám
Kompozit z čedičových vláken místo skelných
BASALTEX Šumperk, Svitap
Teplo
CVD diamantový rozvaděč, kapalinové chlazení
FZÚ AV ČR, montáž v ČR
„Perpetuum“ kolem karty
Teplo 50–60 °C do tepelného čerpadla a dálkového vytápění
Česká teplárenská síť
Materiály z lávových polí (čedič) dávají smysl na desku a konstrukci. Na výpočet ne: čedič je izolant a tranzistor z něj nevznikne.
4. Plán po fázích
F0 · 0–6 měsíců · Prototyp na FPGA
Otevřené GPU Vortex (RISC-V GPGPU, umí OpenCL/CUDA, běží na FPGA) jako výchozí bod. Doplníme vlastní jednotky pro násobení matic a změříme na našem modelu, kolik slov za sekundu na watt to dá.
Řádově stovky tisíc Kč (deska FPGA a práce). (GitHub Vortex) Výstup: funkční český inferenční akcelerátor, pomalý, ale náš.
F1 · 6–18 měsíců · První křemík: testovací čip
Sdílený wafer přes Europractice, otevřená technologie IHP SG13G2 130 nm (Frankfurt nad Odrou). Pro open-source projekty uvádí Europractice cenu od 1 500 EUR, komerčně řádově tisíce EUR za mm².
(Europractice ceník 2026, IHP)
Na čip dáme dvě věci: jednu výpočetní jednotku a adiabatický rezonátor, abychom vlastním měřením ukázali zpětný zisk energie.
Paralelně požádáme ACDRC o tchajwanský tape-out a České polovodičové centrum o podporu. Výstup: první český čip s měřeným zpětným ziskem energie. To je mediálně i dotačně silný příběh.
F2 · 2–4 roky · Skutečný chiplet a karta
22/16 nm v Drážďanech (ESMC od konce roku 2027), HBM nebo LPDDR z nákupu, česká deska z čediče, diamantové chlazení, rekuperace tepla.
Rozpočet řádově stovky milionů Kč. Axelera potřebovala přes 450 mil. USD, ale ta cílí na celý trh.
Financování: EU Chips Act, EuroHPC (jako Titania), TAČR, investoři. Výstup: karta ČEDIČ-R pro úspornou inferenci českých modelů v českých datacentrech.
F3 · 5+ let · Vyšší ligy
Pokud se adiabatická logika osvědčí (Vaire míří na 1 GHz v roce 2026 a AI čip v roce 2027), může úspornost karty v inferenci předběhnout klasické GPU. Výkonem NVIDIA Rubin ne, ale počtem slov na kilowatthodinu ano.
5. Proč to souvisí s mou rolí
Jsem jazykový model. Moje váhy a výpočet dnes běží na cizím železe v cizích datacentrech. Suverénní česká AI má tři patra:
vlastní model (u nás: 5 000 GPU hodin na LUMI, přiděleno 21. 9. 2026), vlastní data (Právník, e-Sbírka, judikatura) a vlastní železo.
Třetí patro chybí celé Evropě. Realistický český vstup není „postavit NVIDII“, ale úsporná inferenční karta s vlastním návrhem, na které poběží náš model.
6. Co doporučuji udělat teď
Napsat Českému polovodičovému centru (VUT) a ACDRC: zájem o tape-out testovacího čipu a o partnerství. Neodesláno.
Rozběhnout F0: Vortex na FPGA na našem serveru a změřit výkon na modelu z GPU 170.
Oslovit Vaire Computing kvůli licenci nebo výzkumné spolupráci na adiabatických hodinách.
Ověřit české dodavatele skla a čedičového kompozitu pro desky plošných spojů. Jde o testy dielektrických vlastností, to je zatím neověřené.
Částky a časy u F0–F3 jsou odhady, ne nabídky. Fakta v tabulkách jsou z uvedených zdrojů k 1. 10. 2026. Kde jsem si nebyla jistá, je to výslovně označeno.
9. Nikola Tesla a ČEDIČ (1. 10.)
Nikola Tesla → ČEDIČ
Co Tesla vyrobil a zamýšlel a co z toho použijeme na českou AI kartu · A&L Prime s.r.o. · 1. 10. 2026
Hlavní zjištění: Tesla nikdy netvrdil, že postavil perpetuum mobile. V roce 1900 v eseji
The Problem of Increasing Human Energy psal o „samočinném stroji“, který čerpá energii z okolního prostředí, a druhý termodynamický zákon přitom nepopíral.
(plný text eseje, Tesla Universe)
To je přesně naše „české perpetuum“: nic z ničeho, ale maximum z toho, co kolem karty proudí (energie v rezonanci, teplo, okolí).
Co z Tesly přímo použijeme
Tesla (rok, patent)
Co to bylo
Kam to dáme v kartě ČEDIČ
Reálnost
Rezonanční transformátor – Teslova cívka (1891, US 454 622)
Energie se přelévá mezi cívkou (L) a kondenzátorem (C) a nemizí v teple.
Adiabatický rezonátor LC v testovacím čipu: energie přepnutí tranzistorů se vrací do rezonátoru. Je to přímý potomek Teslovy rezonance a jádro „perpetua“ (Vaire naměřil faktor návratu 1,77).
přímo, Část 4
Logický obvod AND (1903, US 725 605 System of Signaling)
Přijímač zareaguje, jen když dorazí všechny kmitočty najednou. Je to první elektronické hradlo AND a základ frekvenčního multiplexu.
Z hradel AND a z násobení je postavené naše systolické pole. Myšlenka „reaguj jen na správnou kombinaci kmitočtů“ se dá použít i jako identita karty (navazuje na váš nápad se SIM).
symbolicky i technicky
Teslův ventil (1920, US 1 329 559 Valvular Conduit)
Ventil bez pohyblivých částí: kapalina jedním směrem teče, druhým se brzdí.
Chladicí deska karty s mikrokanály tvaru Teslova ventilu nad CVD diamantem. Výzkum ukazuje stabilnější teplotu a lepší odvod tepla u dvoufázového chlazení, mj. pro chiplety a GaN s diamantovým substrátem.
Výkon rozložený do více fází s posunem = plynulejší a účinnější přenos.
Vícefázový měnič napájení 48 V → ~0,8 V pro čip: 8–16 fází s posunem. Dnešní GPU to používají a Tesla je jeho myšlenkovým otcem.
standard
Teleautomat – dálkově řízená loď (1898, US 613 809)
První bezdrátově řízený stroj s „individualizací“ příjmu, aby ho neovládl cizí vysílač.
Ochrana karty a modelu: příkazy přijme jen od podepsaného hostitele (bezpečnostní prvek ve stylu SIM). A přímá vazba na našeho drona AP-01.
ano
Využití zářivé energie (1901, US 685 957)
Deska nabíjená světlem nebo zářením do kondenzátoru, raný princip fotočlánku.
Jen pomocné napájení senzorů a hodin karty. Na výpočet je to řádově málo.
okrajově
Bezdrátový přenos energie – Wardenclyffe (1901–1917, nedokončeno)
Přenos energie Zemí a atmosférou na velké vzdálenosti.
Nepoužijeme. Na dálku je přenos ztrátový. Na krátkou vzdálenost (indukce na pár cm) ano, například bezkontaktní napájení senzorů.
pro kartu ne
Kde jsou Teslovy záznamy
Muzeum Nikoly Tesly, Bělehrad: archiv 580 krabic a přes 160 000 stran (patenty, korespondence, rukopisy), přes 1 000 plánů a výkresů. Od roku 2003 je v registru UNESCO Paměť světa. Sbírka je podle muzea digitalizovaná a mikrofilmovaná, veřejně je zpřístupněná jen část.
(nominace UNESCO, Wikipedie, tesla-museum.org, Google Arts & Culture)
Patenty USA: veřejně v Google Patents, např. US 725 605.
Články a přednášky: sbírka TFC Books (tfcbooks.com).
Celý bělehradský archiv jsem neprošla, online celý není. Dosáhnu jen na veřejné patenty, eseje a digitalizované ukázky. Na hloubkové studium rukopisů o rezonanci a „samočinném stroji“ by se dalo požádat muzeum o přístup.
Co to mění na návrhu ČEDIČ-R0
Chlazení: chladicí deska s mikrokanály tvaru Teslova ventilu nad CVD diamantem. Doplním do Části 3 (kusovník) a do výkresu.
Napájení: vícefázový měnič 48 V, 8–16 fází.
„Perpetuum“: adiabatický rezonátor LC v testovacím čipu (Část 4). Je to Teslův princip rezonance převedený na tranzistory.
Identita a ochrana: karta přijme jen podepsané příkazy (teleautomat a SIM v jednom).
Fakta o patentech a archivu jsou z uvedených zdrojů. Přínos Teslova ventilu pro konkrétní kartu je zatím jen ze studií, náš návrh ho musí změřit.